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http://repositoriodigital.ipn.mx/handle/123456789/15012
Título : | New High-Performance Full Adders Using an Alternative Logic Structure |
Otros títulos : | Nuevos Sumadores de Alto Desempeño Utilizando una Estructura Lógica Alternativa |
Autor : | Linares Aranda, Mónico Aguirre Hernández, Mariano |
Palabras clave : | Keywords. Full-adder, Low-power, Multiplier, Pipeline. |
Fecha de publicación : | 8-mar-2011 |
Editorial : | Revista Computación y Sistemas; Vol. 14 No. 3 |
Citación : | Revista Computación y Sistemas; Vol. 14 No. 3 |
Citación : | Revista Computación y Sistemas;Vol. 14 No. 3 |
Resumen : | Abstract. This paper presents two new high-speed lowpower 1-bit full-adder cells using an alternative logic structure, and the logic styles DPL and SR-CPL. The adders were designed using electrical parameters of a 0.35μm Complementary Metal-Oxide-Semiconductor (CMOS) process, and were compared with various adders published previously, with regards of power-delay product. To validate the performance simulation results of one of the proposed adders, an 8-bits pipelined multiplier was fabricated using a 0.35μm CMOS technology, and it showed to provide superior performance. |
URI : | http://www.repositoriodigital.ipn.mx/handle/123456789/15012 |
ISSN : | 1405-5546 1405-5546 |
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